在2nm工艺制程的决战上，台积电又一次跑到了前面。
12月6日，据中国台湾媒体《经济日报》报道，台积电已在新竹县的宝山工厂完成2nm制程晶圆的试生产工作。 据悉，此次试生产的良品率高达60%，大幅超越了公司内部的预期目标。
值得一提的是，按照台积电董事长魏哲家曾在三季度法说会上的表态，2nm制程的市场需求巨大，客户订单未来可能会多于3nm制程。
从目前已知信息来看，台积电已经规划了新竹、高雄两地的至少四座工厂用于2nm制程的生产，在满产状态下，四座工厂在2026年年初的2nm总产能将达12万片晶圆。
在三星工艺开发受挫，英特尔代工业务前途未卜的背景下，台积电在芯片代工行业中，已经取得压倒性优势。
01 路线押对了
自芯片代工行业进入先进制程后，2nm的节点就被普遍认为是“决战节点”。
它的特殊性在于，过去各家早已得心应手的“FinFET架构”在这个尺度下已经开始失效，CMOS器件与生俱来的“短沟道效应”又一次被暴露出来。
这里需要补充一个知识点：我们常说的14nm、7nm工艺节点实际指的是晶体管导电沟道的长度（由于沟道长度不容易被观测，业界通常用更加直观且接近的栅极长度代指工艺节点）。
CMOS器件功能越复杂，晶体管的密度就会越大，这就必然需要沟道长度越来越小。可问题是，随着沟道长度的缩短，沟道管中的源极和漏极的距离也会越来越短，因此栅极很难再保证对沟道的控制能力，也意味着栅极电压夹断沟道的难度变大，即产生短沟道效应，从而出现严重的电流泄露。
